数字IC后端时钟树综合专题（OCC电路案例分享）

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一. OCC 缘由

何为全速测试 (at speed test)？在工艺节点在 130nm 以下的时候，很多情形下的物理缺陷都是由于延时来引起的。因此在对这种类型的 chip 做 dft 的时候，需要建立一个新的故障模型，业内称之为延时故障模型（time delay model）。解决的方法就是全速测试，所谓的全速测试就是让芯片工作在自己高倍时钟频率上，这个频率往往是要高过 ATE 的时钟的。

这样对扫描模型的建立就提出了新的要求。即至少要保证芯片的 latch clock 和 capture clock 为芯片内部的高倍时钟。

synopsys 对此种问题的解决方法就是OCC（on chip clocking）。OCC/OPCG 的基本原理是在 scan shift 模式下， 选择慢速的 ATE 时钟，load 或 unload 扫描链；在 capture 模式下，对 free-running PLL clock 过滤筛选出 lauch 和 capture clock 进行 at-speed 测试 。

在做 SCAN 的时候，由于 ATE 时钟速度和芯片 port 的传输速度的限制，导致 ATE 无法向片传输高速时钟。但是，芯片内部需要 进行 At Speed 测试的时候，用到和 system mode 一致的时钟频率进行测试。此时，需要由芯片内部自己产生测试时钟。

二. 典型 OCC 电路结构

这个是典型的 OCC(On Chip Clock) 电路。主要有两部分组成，一个是occ controller，另外一个是clock chain。

其中 occ controller 的核心电路如下图所示。其中A0 接 func_clk，A1 接 pllbypass，B0 接 occ_clk。

clock chain 的电路原理图如下所示。

OCC 电路插入方式主要有两种方式，目前大部分应该还是采用第一种方式，即在综合 dft 阶段工具自动插入的方式。

**1.****DFT Compiler 自动插入。**

**2.****手动编写 OCC 的 verilog 电路，在 dft_insert 阶段。**

**三. OCC 电路的 ****时钟树综合 **

针对 design 中这种常见的时钟树结构，应该如何长时钟树呢？稍微有点实际工作经验并认真分析过时钟树结构的工程师，都应该能够做好这部分的时钟树。如果你认为让工具自己来，能够做好这部分 tree 的话，小编是绝对不相信的。

细心的朋友会发现，小编其实已经把时钟结构图都给出了，并且图上还特定标注了一个数值**“1”**。有了这个图之后，你的脑子里马上就应该要有个各路时钟的走向。时钟从哪里来，它将要去哪里。

如果不稍加引导工具来做 tree，本案例工具长出来的 tree 一定会把 occ 那路时钟和 function clk 做 balance。而本来 occ 那路时钟其实可以做的比较短。occ 那路时钟被拖长之后就会有一系列的问题，比如绕线问题，比如 clock chain 中 reg 到 occ controller 中 reg 的 hold timing 问题等等。

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