【HLS学习 ug871详细手动翻译分析及实现】简介 + 第一章 Lab1 搭建平台实现一个简单的HLS流程 创建你的第一个HLS IP核-程序员宅基地

技术标签： 算法  fpga  hls  

HLS的指导教程手册是ug871，本篇是该文档的笔记。
相当于手动翻译了一下ug，然后记上了一些自己的学习感悟。
这边采用的2015年版本的ug
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而且它们也的确就这一版
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这个是很权威的 hls 的教学。还有一个是ug902 更偏理论一些，这一册更偏向实践，教你如何去使用hls这个工具。并且在上面有很多的Lab。

我们先看看目录
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Chapter 1 : 教程综述

Chapter 2：高层次综合介绍

Chapter 3：C代码的验证

Chapter 4：接口综合

Chapter 5：任意的精度类型

我们先看这前五章，从第一章看起。
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这一段主要就两点：

1. 在hls上我们的C、C++代码可以被转化成为RTL级别的代码
2. 我们可以通过一些【优化指令】来优化我们的设计，而不用修改C代码
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这一段主要的点：

1.我们可以通过图形界面【GUI】或者TCL脚本命令来执行一些基本的hls操作

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这一段主要的点：

说这本手册上提供了大量有仿真实例的lab，并且教你怎么调试一个任意精度类型的数据
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这一段主要的点：

1、我们可以从这一章学到控制块级别的IO端口协议和一般的IO端口协议
2、数组是如何被实现为多个端口和多个接口协议的，像RAM FIFO AXIS
3、并且可以学习到axi4总线端口是怎么被实现的
说明这一章超级重要！！
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这一段主要的点：

1、我们可以从这一章学到控制块级别的IO端口协议和一般的IO端口协议
2、数组是如何被实现为多个端口和多个接口协议的，像RAM FIFO AXIS
3、并且可以学习到axi4总线端口是怎么被实现的
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这一段主要的点：

1、教我们HLS如何在不牺牲精度的情况下提高硬件结果的质量
做优化的话，这一章是基础。

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这个是一些软硬件配置需求。我们需要高于2015.1版本的vivado，硬件需要内存大于2G的环境运行hls （不是你的板子）。

所有的例子都可以在 XILINX的官网下载 代码 什么的。。

现在我们看到第二章：

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综述介绍了 教我们用tcl和图形化界面做一些基本操作。比如导入项目什么的。。。同时也提到了怎么用一些优化指令来使我们的设计用到更少的资源，拥有更高的吞吐量。

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LAB 1 : 如何创建hls工程，并且走了一些工程实际主要的流程 就是 验证 C代码–>综合—>验证RTL并生成IP

LAB 2：教你怎么用TCL脚本

LAB 3 : 怎么通过优化指令优化你的设计。这个lab有多个RTL实现的版本，并且比较了不同解决方案的实现

好吧，我们先去把它的一些需要的代码下下来。
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解压后
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找到我们现在的位置
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我们这个lab的简单设计，是一个 FIR 滤波器 。我们的目标就是实现一个高吞吐量的 FIR 滤波器。
最终设计必须处理输入有效信号提供的数据并产生输出数据伴随输出有效信号。
滤波器系数将被存储在FIR设计的外部，在单端口的RAM中。

好了，我们开始第一步把

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第一步点开软件没啥说的。
到这个界面
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然后选择 【 Create New Project】进入项目的向导

然后指定目录和工程名字
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然后选择Add Files
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到这一步，我们要知道顶层方法（Top function）的意思相当于 在vivado里面 bd 的顶层文件，这个函数相当于就是有输入输出的IP核，核内逻辑就是方法体内的代码描述。
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这一段主要是说当我们需要多个C代码文件都要综合的时候，要放到统一的路径下，如果头文件在其他地方，那么就要用Edit CFLAGS 来添加 用法就是 -I
现在，我们添加官方提供的测试源文件
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然后板子 也要选好你自己的，我这边就是ZEDBOARD
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在这里我们可以看看源代码，但是不用太纠结这个代码的含义，我们主要是学会这个hls工具的用法。
看看头文件
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我们可以看到这里相当于就是
输入： x 还有 c是一个存放系数的数组
输出：y 一个int类型的值

回到ug
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大概介绍了一下工作面板

我们现在直接看第二步：验证我们的C代码。。相当于就是C仿真
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或者点Project菜单选择。

运行成功会在控制台打印
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然后点击综合
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综合好了以后会生成一个综合报告
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在 Latency中可以看出，我们这个设计需要 56 个时钟 完成一次输出。
一个时钟是上面写的 Target中的 10ns，但是有Uncertainty 1.25个ns 所以估计是 8.5个ns一个时钟。
那么算法执行实际时间就是：568.5=476ns，也就是4.7610e-7秒的时间就可以完成一次输出
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ug上面说延迟是因为 板子可能会因为网表布线路由连接然后造成延时。

接下来我们往下看
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这一段就是说我们的设计没有流水线化，每一次函数运算都要在当前的操作结束以后才能开始

然后我们看看接口
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我们根据ug来看
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1、时钟和复位信号是函数本身自带的，就是每一个函数都会有的。
2、ap开头的那些信号是块级别的控制接口
3、在后面章节有专门学习的部分
4、y信号是输出，32位输出，然后下面的y_ap_vld是它（y）输出有效信号。
5、c这个系数数组，被综合成了一个单端口的四个位地址的RAM，有着32位的数据输入
6、最后没有 io协议的接口是x数据端口，感觉就是无定义的一个自由端口（我的理解）

之后的Lab3教程中会有怎么优化我们现在这个设计的教学。

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现在我们进行联合仿真。就是结合了综合后的设计和我们的仿真文件仿真
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结果：
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和我们用C仿真后的输出一样。说明我们的设计综合后是能够完成预期目标的。因此设计就差最后一步打包生成IP核了
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默认执行就行。

最后生成这个.ZIP就是我们的IP核
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我们可以把它拷贝到我们vivado工程里面去使用。
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连接上ZYNQ模块或者其他IP核或者模块就可以实现相应功能了。

到此结束，后续继续更新。
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